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LED显示屏数字芯片的前端设计

返回列表 浏览:325 发布日期:2022年5月9日【

前端设计(front-end) 一般是指芯片从RTL设计到生成可以布局布线的门级网表(Netist) 的阶段,按照工作内容进行划分,主要包括设计、验证和综合三大部分,如图2.4所示。

在前端设计之前,需要对芯片的系统和功能进行规范和定义,其中涉及到的工作有撰写规格书(Spec), 进行系统框架规范与功能设计等。系统的规范是对电子系统性能的整体描述,是对系统最高层次的抽象描述,主要包括系统的功能、性能、设计模式、物理尺寸、制造工艺等方面。功能设计则是为了确定系统功能的可实行方案,一-般需要给出系统时序图以及各个子模块之间的数据流程图,并附上简单的说明文字,如此才能更加清楚地说明系统内部的设计及结构。同时,为了让整个设计更加容易理解,在描述完设计预期功能后,还需对系统内各个模块及其连接关系也进行描述说明。另外,从系统的应用角度来看,描述还需要说明设计的适用场合、功能特性以及I/O接口间的数据变换。

前端的RTL设计

数字前端设计需要借助特定的EDA工具。早期的硬件IC系统通常采用原理图输入的方法进行设计,虽然这种方法直观、可控性好,并且效率也较高,但设计复杂,可移植性差,在大规模设计时耗时耗力。随着芯片逻辑规模的不断攀升和计算机技术的发展,这种落后的设计方式越来越显得力不从心,取而代之的是计算机代码输入的方式,即硬件描述语言HDL (Hardware Description Language)逐渐成为主流设计硬件IC系统的方法。 本文RTL设计采用的就是Verilog HDL语言,如图2.5所示,为SPI接口协议的部分Verilog 硬件描述语言。
 

寄存器传输级(RTL)是一种对数字逻辑电路的抽象模型层级,是对信号在寄存器之间的变换过程的建模,也是建模信号在总线上的传输过程的建模,能合 理的模拟同步数字系统的工作过程。RTL编码设计的好坏及其规范性直接影响后续工作的迭代次数及产品的最终质量,在整个芯片设计过程中占有非常关键的地位。RTL长期以来是“可综合”的最高抽象层级,和同步数字系统设计方法学高度契合,目前依然是EDA工具支持最完善的一个抽象层级。

RTL设计中需要注意很多问题,比如异步设计问题、时钟设计问题、可综合性、电路的面积及响应速度等,这些都是RTL编码中的常见问题。

前端的验证

RTL编码完后的验证工作,遵循三个原则:随机化,高覆盖率,可测试性。.在数字芯片开发过程中,验证占有十分重要的地位,可以说,一边开发一 边验证,其目的就是在无延迟的理想情况下,通过大量的仿真,发现电路设计过程中人为或者非人为引起的BUG。验证在芯片设计中又称为“前仿”。

目前芯片的验证环境主要为UVM,全称为通用验证方法论,其前身是OVM.UVM是通用的验证平台,基于它能够产生大量、复杂且可定制化的随机激励,可显著提高大型验证工程的扩展性和协作性。举例说明,UVM框架如软件开发过程中的分层结构,只要定义好统一的接口,工程中的各个层次就可以分配给不同的研发团队进行开发。验证的项目同样如此,即使产生激励的工程有改动,也不会影响到“观察波形”的团队。而UVM在验证工作中如同一个管家,可以将“输入激励”和“观察波形”的过程统一管理了起来。如图2.6所示,为基于UVM开发的验证示意图,其中DUT为待验证模块,产生激励模块即编写的TestBench。 激励信号传入DUT中,输出需要观察的波形或者结果,通过与预期的结果比较的过程,来判断编写的RTL代码是否正确。

芯片验证一般有以下两个层面,一个是 RTL级或者Netlist, 这个也是一般意义上的芯片验证工作,不但对Verilog语言编写的RTL进行验证,也要对前后端工具处理的Netlist文件进行验证,保证芯片的功能满足要求以及RTL编码正确;另一个是FPGA级的,某种意义上讲也是RTL,不同的是该级需下载到了FPGA中,借助硬件环境来做实验验证。

验证的工作量在芯片设计中一般会占据了大部分时间和精力,因为无论哪一种验证,都需要搭建测试平台(Test Bench),让验证平台能够从软件结构上来模拟芯片的工作环境。测试平台中的被测芯片是RTL级的数字模块,测试向量或施加的激励可以是Verilog硬件描述语言,该语言本身就具有行为级描述功能,能够满足大部分测试平台搭建和测试激励产生的工作。但由于测试激励是串行的,即按时间顺序进入和流出芯片,因此验证中也越来越多地使用--些软件上的技术,比如面向对象的编程技术,目前常用的验证语言有SystemVerilog,SpecmanE等。

前端的综合

综合(Synthesis)是将高层次的RTL级编码转换为Nestist (门级网表)的过程,网表中包含了RTL中所有的逻辑信息,此外还可能有DFT (Design For Test)、clocking gating、 IO等信息,用于后端布局布线等流程。日前主流的综合工具为Synopsys公司发布的“Design Compiler”软件,简称“DC”。它通过改进电路延迟时间的计算方法,能够显著地缩短设计时间和提高设计性能。

综合一般由三部分组成, 分别是翻译(Translate). 逻辑优化(Optimizing)和映射(mapping)。 如图2.7所示,为综合过程的示意图。如图2.8所示,为综合需要用到的库及文件。

其中,翻译是将RTL级的VerilogHDL代码转换成GTECH库中单元表示的网表;逻辑优化是与工艺无关的阶段,指运用布尔变换或代数变换技术,根据设.计者设定的时延、面积、线负载模型等综合约束条件来对门级网表做进一步逻辑优化的过程:映射通常是指将GTECH库元件映射到某- -特定的半导体工艺上,此时门级网表中就包含了相关的工艺参数。(注:文中提到的GTECH库是Synopsys公司提供的通用的、独立于工艺的元件库)

综合的目的是为了将RTL代码映射为与工艺库(由Foundry提供)相关的网表,同时为实现芯片设计工作中性能、功耗和面积等要求的平衡而进行优化, 为此需设定时间、环境、面积等方面的约束,由此使最终的流片满足市场需求。其中最重要的部分是时序的设计,只要满足时序约束条件,才能使芯片工作正常。而时序设计的实质则是满足每一个触发器建立时间(Setup) 和保持时间(Hold)的要求。定义如下:

(1)建立时间:触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间。

(2)保持时间:触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的最小时间。

这是因为触发器内部数据的采样需要一定的时间,如果不满足建立和保持时间,触发器会进入亚稳态,输出不稳定的结果,数据将在0和1之间变化,需要经过一段恢复时间输出数据才能稳定,但稳定后的数据又不一定是所需要的值。

为此,综合过程需要多种工具来保障对时序的要求。比如可测试性设计(DFT)、形式验证(Formal Verification)、静态时序分析( Static Timing Analysis,STA)、功能仿真( Functional Simulation)等。如图2.9所示,为综合所需工具的流程示意图。

值得一提的是, 从逻辑综合开始,基本每做一步大的调整,都会进行STA, .特别是插入了时钟树(Clock Tree)后,需要后端工具( ICC/Encounter)反标出的标准延迟文件(SDF)来进行分析,在延迟等近似芯片实际I作的条件下进行时序仿真(后仿),观察功能是否仍能保持正常。

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